可測試性設(shè)計(英語:Design for Testability, DFT)是一種集成電路設(shè)計技術(shù),它將一些特殊結(jié)構(gòu)在設(shè)計階段植入電路,以便設(shè)計完成后進(jìn)行測試。

基本介紹

電路測試有時并不容易,這是因為電路的許多內(nèi)部節(jié)點(diǎn)信號在外部難以控制和觀測。通過添加可測試性設(shè)計結(jié)構(gòu),例如掃描鏈等,內(nèi)部信號可以暴露給電路外部??傊?,在設(shè)計階段添加這些結(jié)構(gòu)雖然增加了電路的復(fù)雜程度,看似增加了成本,但是往往能夠在測試階段節(jié)約更多的時間和金錢。